Mem controller freqs что это

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

Память не хочет работать на своей частоте.
Kingston DDR3-1600.
ASHRock z87 Extrem3
В биосе разогнал процессор i3-4330 повысив частоту опорной шины . Частота памяти тоже написано DDR3-1664 но CPU-z и другие программы показывают максимальную частоту 831герц. В чем проблема помогите разобраться

ссылка на отчет CPU-z
и скриншоты спойлер https://docs.google.com/document/d/1-Ls . Dk8o4/edit



и фотки боиса

Добавлено через 44 секунды:
там где белое в биосу написано «АВТО» спойлер

• Профіль
• Цитата

deadbool

с чего ты взял ,что не работает
P/S: есть реальная частота и эффективная

• Профіль
• Цитата

Sergey771: deadbool

с чего ты взял ,что не работает

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

Запилю сюда.
Кароч имеется 4гб памяти с частотой 1600 мгц
По характеристикам мой проц поддерживает частоту только 1333мгц
Вопрос как он работает на 1600, может в биосе выставить лучше 1333?
спойлер

• Профіль
• Цитата

AMD_ATI

выше частоты — поддерживаемой контроллером, это режим ос

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

• Профіль
• Цитата

Добавлено через 6 минут 34 секунды:
Встроенный в процессор контроллер памяти, работая с памятью типа DDR3, накладывает на неё некоторое ограничение по максимальной частоте в 1333 МГц. Даже в случае применения более быстрой памяти материнская плата ограничит её «проворность». Хотя, такое ограничение свойственно всем современным процессорам AMD и ручное выставление параметров может изменить положение дел, но это будет чистой воды разгон.

Контроллер памяти: структура и синхронизация

Много ли вы слышали о контроллере памяти? Возможно, вы когда-то пытались найти информацию о контроллере памяти, но толком ничего не находили. Даже в книгах, к сожалению, есть только небольшие упоминания. Получается, что все знают про то, что контроллер памяти существуют, но никто не имеет представление, что это такое (именно на таких читателей рассчитана данная статья). Мне повезло наткнуться на статьи инженеров, которые решают проблемы проектирования и синхронизации контроллеров памяти в своих проектах. Эту информацию мы используем, чтобы понять, как устроен и как работает КП на высоком уровне.

Для самых маленьких

Процессору необходимо обращаться в память, как для получения инструкций, так и для данных, требуемых при исполнении инструкций. В качестве памяти может служить и основная оперативная память. Здесь появляется контроллер памяти, обрабатывающий запросы процессора. В общем-то о его предназначении вы узнаете, если прочитаете статью полностью.

Как устроена память

реклама

Во-первых, разберёмся с тем, как устроена память в принципе. Вы наверняка знаете, что у плашки оперативной памяти есть чипы памяти. Характеристика «плотность чипов» как раз обозначает объём в чипе памяти. Всё просто. Если есть чипы, емкость которых по 8 гигабит каждая (по одному гигабайту каждая), то 8 таких в сумме дадут 8 гигабайт (64 гигабит), поэтому мы и скажем, что это плашка на 8гб. Сам чип состоит из нескольких банок, а в свою очередь банки состоят из совокупности ячеек. Объём всех ячеек в чипе памяти одинаковый, причем ячейка по объёму не обязательно равна одному биту.

В современной памяти применяется матричная организация, то есть ячейки представлены в виде матрицы со столбцами и строками. Для обращения к памяти нужно задать адрес, чтобы память поняла, в какой её области мы хотим получить данные (или записать). Также требуется управляющий сигнал, чтобы выбрать, считывать мы будем или записывать и, естественно должны быть управляющие сигналы для выбора чипа, банка, страницы, отдельного слова. Управляющими сигналами мы выбираем все выше перечисленное, ведь когда банков несколько, то нужно выбрать конкретный банк и т.д, а по адресным линиям передаем адрес слова (или столбца, а затем строки последовательно) внутри банка. В случае матричной организации ячеек требуются сигналы RAS и CAS, где первый для выбора строки, а второй для выбора столбца. Когда задан сигнал RAS, должна происходить передача адреса строки. Аналогично, когда задан сигнал CAS, должна происходить передача адреса столбца. В такой реализации адресных линий будет меньше, так как адрес короче, зато нужно два цикла адресации, то есть на первом цикле выбрать строку матрицы, а на втором — столбец матрицы. Некоторые ошибочно полагают, что матрица обязательно должна быть квадратной, но это не так. Ниже приложен рисунок чипов памяти одного объема, но с разной реализацией

реклама

Группа A линий нужны для задания адреса (здесь мы посылаем 12-битный адрес)
D — для данных (здесь выводится 16 или 4 бит данных)
RAS — для строки
CAS — для столбца
банки — для банков (тут 4 банка. По двум линиям мы передаем два бита информации. Если подаем 00, то выбирается первый банк, 01 — второй, 10 — третий, 11 — четвертый)
CS (Chip Select) — для чипа (так как чипов на плашке памяти несколько. Обращение происходит к тому чипу, у какого задан сигнал CS)
WE (Write Enable) — для выбора записи или чтения (0 — чтение, 1 — запись)
OE (Output Enbale) — для разрешения вывода данных.

Важно сказать, что в реальности данные и адреса не направлены в разные стороны. Это единая шина, у которой линии разделены соответственно на информационные (D) и адресные (A) линии. А могут быть не разделены, если применяется мультипелксная шина. В такой реализации и адреса, и данные передаются по одним и тем же линиям последовательно. Это может решить проблему расфазировки шины (когда данные приходят быстрее адреса), но мультиплекс будет медленнее. Помимо всего прочего в статье И.А Петрова упоминается DDR4 3DS, использующая стеки чипов (друг на друга кладутся), которые взаимодействуют через связь сквозь кремний (through silicon via, TSV). Один такой чип в стеке называется логическим ранком. Логической страницей называется матрица внутри банка.

Механизм интерливинга и конвейерная шина памяти

Теперь разбираемся с механизмом интерливинга. Из статьи И.А Петрова: «В каждом логическом банке (размером от 256 Мбайт до 2 Гбайт) можно одновременно задействовать лишь одну страницу памяти (8 Кбайт). Переход к другой странице в рамках одного логического банка возможен через 45–50 нс». Далее написано, что механизм интерливинга, то есть перемешивание страниц памяти, находящихся в других банках памяти, избавляет от этой проблемы. Сначала непонятно каким образом, но это действительно так. Оказывается, банки для того и были введены, чтобы осуществлять несколько параллельных запросов к ним. Это так называемая конвейерная архитектура шины памяти. Если вы знакомы с конвейерной архитектурой ядер процессора, тогда вы примерно понимаете насколько круто, что у памяти такая тоже есть.

реклама

Здесь CK — это линия, по которой идут импульсы от тактового генератора с определенной частотой. Можно сказать, что шина работает на частоте CK или синхронизируется по CK. Как мы видим, циклом шины является период от фронта (переход от логического 0 к 1, поднятие по импульсу) синхросигнала до фронта следующего синхросигнала. Группа управляющих линий обозначена CMD, адресных — ADDR, а информационных — DATA.

Запрос к памяти состоит из трёх этапов:
1) Открытие строки для подготовки к обращениям (ACT).
2) Обращение к отдельным словам строки или к нескольким словам при использовании пакетного режима (длина пакета фиксирована).
3) Закрытие строки (PRECHARGE) и подготовка к следующей активизации.

В нашем примере важно, чтобы фаза активизации (ACT) предшествовала фазе READ (или WRITE) на 2 цикла (обязательно смотрите на рисунок). Также известно, что данные готовы на следующем цикле после фазы READ (WRITE), а PRECHARGE происходит минимум на два цикла позже фазы READ (WRITE). Данные обязательные условия называются протоколом. Все операции занимают определенное число циклов шины, поэтому известно, когда получать данные, когда открывать и закрывать строку. Конвейерный режим нужен, чтобы исключить простои. Ещё раз смотрите на рисунок: без конвейерного режима на цикле 1 образовался бы пустой цикл. Вместо простоя происходит активизация строки из другого банка. Преимущества очевидны.

Структура контроллера памяти

реклама

Это КП планировшегося Эльбруса 16CB. В контроллерах памяти есть буферы записи и чтения (в нашем примере этот буфер расположен за пределами КП). Когда КП получает данные от основной ОЗУ, данные сначала помещаются в буфер чтения. Аналогично с записью: данные от ядер поступают в буфер записи. Буферы выступают в роли промежуточной памяти для хранения, так как удобно получать данные большего объёма. Ведь ядру, которому понадобились данные по адресу A, с большой вероятностью понадобятся данные по адресу A+1. Это так называемый принцип локальности, на нем также основывается принцип кэширования. Буфер записи в свою очередь реализует отложенную запись.

В реестре запросов, как ни странно, хранятся запросы обращения к основной памяти. Каждая ячейка реестра включает в себя адрес, тип операции, признак готовности данных для записи, возраст запроса и стадию обработки запроса.

Планировщик занимается тем, что выбирает порядок запросов так, чтобы сократить среднее время на обработку одной заявки. Как это достигается? С помощью последовательно соединенных фильтров планировщика. На выходе планировщика расположен блок формирования операций для шины памяти, в котором запросы полностью перекрываются (отсутствуют пустые циклы на шине, что уже было описано выше).

В Эльбрус 16CB фильтры соединены в таком порядке:

фильтр ресурсов, задерживающий запросы, выполнение которых невозможно вследствие недостаточности объемов буферов чтения или записи

фильтр адресной зависимости, обеспечивающий корректную последовательность обращений в случае обращений по одному адресу (запросу по одному адресу должны выполняться последовательно. Представим ситуацию, что в реестр поступает запрос на запись данных в оперативную память на адрес A, а следующий запрос — чтение данных по адресу A. Без этого фильтра, так как чтение имеет более высокий приоритет над записью, считались бы устаревшие данные)

фильтр приоритета выполнения запроса в открытую страницу логического банка, исключающий дополнительные операции открытия страниц (ACT). Запрос отсеивается, если он попадает в закрытую страницу, хотя в то же время есть запросы, адресованные в открытую страницу. Данный фильтр минимизирует команды активизации, что и уменьшит среднее время обработки заявки в реестре.

фильтр на приоритет операций чтения. Чтение гораздо важнее записи для производительности, поэтому у планировщика в приоритете запросы чтения

фильтр протокольных блокировок, задерживающий запросы, нарушающий протокол (об этом было раньше и ещё будет позже)

фильтр возраста. Выбирается самый старший запрос, то есть, который вошёл раньше всех в реестр.

О фильтрах почти полностью скопировано со статьи И.А Петрова, но кое-где добавлены собственные пояснения. Ниже приложен схематичный рисунок планировщика

Теперь про протокольные блокировки. Когда мы говорили о конвейерной шине памяти, я написал, что есть некий протокол. Его необходимо соблюдать для каждого банка памяти с помощью счетчиков-таймеров внутри контроллера протокольных блокировок. Из книги Танебаума: «Как Core i7 узнает, когда следует ожидать возвращения данных команды READ и когда можно выдавать новый запрос к памяти? Для этого он осуществляет полное моделирование внутренней деятельности каждой подключенной микросхемы DDR3. Соответственно он ожидает возвращения данных в правильно выбранном цикле и знает, что операцию предзаряда не следует начинать раньше чем через два цикла после последней операции чтения. Core i7 может прогнозировать все эти события, потому что интерфейс памяти DDR3 работает синхронно, так что все операции занимают четко определенное количество тактов шины DDR3.»

Моделированием внутренней деятельности как раз занимается контроллер блокировок. Фильтр протокольных блокировок в планировщике использует это и отсеивает невозможные запросы. Основой динамической памяти (любая SDRAM DDR относится к динамической памяти) является конденсатор. Конденсатор может хранить заряд в течении короткого времени, иными словами может служить битом памяти. Ведь у бита, как и у конденсатора, есть два состояния. У конденсатора либо есть заряд (бит 1, логический 1), либо его нет (бит 0, логический 0). При считывании конденсатор разряжается, и если заряд был, то значение однобитной ячейки равно единице, и это значение мы можем использовать. Также после считывания нужно заряжать конденсатор заново, если заряд был (другими словами: значение однобитной ячейки должно быть равно одному, если её значение было равно одному до разрядки). Контроллер регенерации памяти как раз занимается тем, что выдает команды регенерации памяти.

Обычно для реализации многоканального режима работы устанавливают несколько рассмотренных нами одноканальных контроллеров памяти. Как, например, двухканальный контроллер памяти Эльбруса S2 включает по сути два отдельных контроллера памяти, находящиеся в одном блоке.

Синхронизация подсистемы памяти

В подсистеме памяти чаще всего различают три частотных домена: системный домен, домен контроллера памяти и домен самой памяти. Пример представлен ниже.

Решение проблемы синхронизации включает в себя следующие вопросы: какие тактовые частоты будут у доменов и каким образом они будут взаимодействовать в совокупности. От этого будет зависеть задержка обращения в память и максимально допустимая частота памяти, ведь частота контроллера памяти может её ограничить. Итак, синхронизация подсистемы памяти влияет на её эффективность.

Для начала рассмотрим проблему метастабильности на примере триггеров. Что такое триггеры? Это защелки, которые синхронизируются на фронте или спаде тактового импульса. Много непонятных слов? О том, как работают защелки знать не обязательно. Достаточно понимать, что защелка может хранить один бит информации. Но синхронная защелка может записать бит информации только тогда, когда на одном из входов защелки есть тактовый импульс. Таким образом, тактовый импульс является своего рода сигналом, что данные с входа данных можно записать. А триггер отличается тем, что ему нужен не весь тактовый импульс, а только его фронт или спад.

В нашем случае триггеры будут синхронизироваться по фронтам, так что далее рассматривать будем только фронт, но помним, что для спада всё то же самое.

Для правильной работы триггера необходимо, чтобы входные данные триггера некоторое время оставались неизменны до фронта импульса. Этот временной интервал называется Time Setup (Ts). Аналогично после фронта импульса данные также некоторое время должны оставаться неизменными, и это временное требование называется Time Hold (Th).

Если требования для входных данных выполняются, то на выходе триггера данные также появляются. А иначе верное выходное значение триггера устанавливается через большее время. Такое состояние называется метастабильностью. В метастабильном состоянии сигнал пребывает в состоянии, которое нельзя назвать ни логическим нулём, ни логической единицей. Дальнейшее распространение метастабильного сигнала может привести к сбою всей системы.

Данная проблема характерна для передачи данных между доменами с разными частотами. Вы узнаете почему позже, а пока просто покажу частоты доменов подсистемы памяти в разных проектах.

Эльбрус-С+:
системный домен с частотой 500 МГц (системная частота);
домен оперативной памяти, частота которого относится к системной как 4/5, 2/3, 3/5 или 1/2;
домен ядра контроллера оперативной памяти, отношение его частоты к частоте памяти равно 1/2.

Один из КП А.С Кожина:
Системный домен (System domain) – 800/1000 МГц
Домен оперативной памяти (DDR domain) – 800, 666, 533, 400 МГц
Домен ядра контроллера (MC domain) – частота в 2 раза ниже частоты памяти

Домен оперативной памяти ровно в два раза меньше эффективной частоты оперативной памяти.

В двух случаях мы наблюдаем подсистему памяти, частотные домены которой имеют разные частоты (логично).

Возвращаемся к проблеме метастабильности. На рисунке (а) мы видим, что фронт CLKB захватывает нестабильный сигнал DA. Временной интервал между фронтами оказался недостаточным. В итоге мы имеем метастабильный сигнал DB.

Одними из решений данной проблемы является добавление ещё одного триггера. Совокупность триггеров на приемной стороне образует синхронизатор (рисунок б). Дополнительный триггер помог избавиться от дальнейшего распространения метастабильности сигналов, ведь DB2 принимает правильное значение. Однако не всегда такой синхронизатор решает проблему метастабильности. Например, здесь.

В первом случае CLKB не успевает захватить сигнал данных DA, а во втором случае CLKB захватывает DA три раза, то есть по сути одиночную посылку воспринимает, как множество посылок. В первом случае наблюдается передача из высокочастного домена в низкочастотный домен, а во втором — из низкочастотного в высокочастотный. Рассмотрим другой метод.

Стандартной, самой распространенной схемой пересинхронизации является асинхронный FIFO-буфер. Асинхронный FIFO-буфер отличается от синхронного тем, что асинхронный работает с двумя тактовыми доменами: wrclk и rdclk. Здесь представлен FIFO-буфер от Altera. Модуль Write Control Logic осуществляет передачу в блок памяти (на рисунке Altera Memory Block), а Read Control Logic обеспечивают прием данных. Write Pointer и Read Pointer содержат указатели на ячейки буфера, задействованные в данный момент времени.

W_ADR соответствует значению Write Pointer, R_ADR соответствует значению Write Read.

Так как буфер асинхронный, то и write control logic, и read control logic функционируют на разных частотных доменах (имеют разные частоты).

Блок Flag Logic служит для формирования информационных сигналов о заполнении. Ниже представлена та же схема на более низком уровне.

Сначала указатель записи формируется в модуле в GRAYCOUNTER в коде Грея. Код Грея характерен тем, что в последовательности предыдущее значение от данного отличается только одним битом.

То есть в двоичной системе счисления будет так:
000
001 (отличается от предыдущего(000) одним битом)
010 (отличается от предыдущего(001) уже двумя битами в двух позициях)
011
100 (а здесь данное слово отличается всеми тремя битами от предыдущего)
101
110
111
Тогда как в коде Грея это будет выглядеть вот так:
000
001
011
010
110
111
101
100

Если мы возьмем любое значение, то опять же увидим, что оно отличается от предыдущего и от следующего только одним битом в какой-либо позиции. А зачем он нужен здесь вы узнаете совсем скоро. Далее из GRAYCOUNTER данные указателя отправляются в приемник через шину wrptr_g, а приемник работает на другой частоте. Здесь под шиной мы понимаем только совокупность проводников, по которым идет по биту информации. Но для исключения метастабильности на этом этапе к каждой линии шины подведен дополнительный триггер на передающей стороне, на рисунке он также изображен, и три триггера на принимающей стороне (на рисунке синхронизатор). Тогда возможно такое (при изменении указателя записи, то есть данных в GRAYCOUNTER), что сигналы на линиях шины будут задержаны относительно друг-друга, а это приведет к тому, что в одних линиях приемник захватит новые значения, а в других — старые. А в коде Грея новое значение отличается всего на один бит. У нас будет всего два варианта: либо старое (пусть будет 011), либо новое значение (пусть будет 010). А это к сбою работы FIFO-буфера не приведет. Далее gray2bin модуль сможет преобразовать код Грея в двоичное число. Также в любом FIFO-буфере с помощью сравнений указателей записи и чтения, узнается пуст ли или полон буфер. Верхняя граница известна, а при равенстве указателей мы понимаем, что буфер пуст. Ведь нельзя считать пустотой буфер или записать данные в переполненный, так что устанавливаются флаги из Flag Logic.

Асинхронные FIFO-буферы используются очень часто из-за того, что они могут передать данные доменов с очень разным соотношением частот. Да и вообще это очень удобно, ведь можно их заказывать готовые. Но, к сожалению, задержки будут гораздо больше: прохождение сигналов через триггеры, преобразование в код Грея и обратно — это довольно долго.

Ещё один интересный метод пересинхронизации я вычитал из статьи А.С Кожина, какую я укажу в источниках. Этот метод использовался в Эльбрус-C+, он предусматривает метки (сигналы) для высокочастотного домена. Причем для входа высокочастотного домена предусматривается метка clabel_i, служащая для того, чтобы высокочастотный домен не воспринимал одну посылку, как несколько (об этом было сказано, когда мы рассматривали синхронизаторы). Для выхода высокочастотного домена используется метка clabel_o, гарантирующая, что низкочастотный приемник примет данные (об этом тоже было сказано).

Здесь метка clabel_o разрешает изменение данных на выходе триггеров со стороны высокочастотного домена (обращайте внимание на data_out). На следующем фронте импульса приемника (приемник работает на частоте 2/5 Fsys), данные захватываются (это второй импульс 2/5 Fsys. Соотнесите его с data_out). Таким образом выполняется передача данных из высокочастотного домена в низкочастотный.

Здесь важно правильно формировать метки, чтобы соблюдались следующие требования: новые данные на data_out не должны захватываться предыдущим фронтом импульса (если бы первый импульс 2/5 Fsys захватил данные вместо второго), новые данные должны успеть переключиться до следующего фронта импульса (такое произошло, если бы второй импульс cabel_o появился позже).

Всё аналогично при передаче из низкочастотного домена в высокочастотный. Только в этому случае метка cabel_i обеспечивает выбор только одного фронта высокой частоты. Метки формируются в специальном блоке формирования меток.

Он состоит из регистра (такая память, состоящая из триггеров). Значение в регистре определяет, в какие такты периода биений (T align) разрешено выдавать метку. Период биений здесь, как вы можете посмотреть на предыдущем рисунке с меткой cabel_o — это период, при котором совпадают фронты импульсов. Ширина регистра определяется количеством тактовых импульсов за период биений (в Fsys было 5 таких). Основная метка выдается на частоте большего домена. Сигнал mode задает режим работы блоку формирования в зависимости от частот передающего и принимающего доменов. Указатель (Pointer) указывает на значение регистра, отвечающее за состояние метки (будет ли выдана или нет). Сигнал beat — это комбинационный сигнал биений, который определяет начало периода биений. Он помогает восстановить правильное значение указателя, если в нем изменился разряд.

Также синхронизация невозможна без самого блока пересинхронизации. Здесь всё стандартно, но всё-таки требуется раскрыть передачу из одного домена в другой, когда частоты доменов близки. Близкими частоты будут, если на низкочастотный импульс приходится один фронт высокочастотного домена или f1/f2 < 2 (где f1 > f2). Прием/передача могут быть невозможны из-за несоблюдения временнЫх интервалов. В этом случае используются триггеры, задерживающие на половину такта данные, и дополнительная метка, определяющая, когда задержанные данные можно использовать.

Подобный метод пересихронизации не так удобен и универсален, как асинхронный FIFO-буфер, но зато имеет меньшие задержки.

На этом всё. Спасибо за внимание, критикуйте, обсуждайте и задавайте вопросы.

Источники

Архитектура компьютера, 6-ое издание, Э. Танебаум и Т. Остин (Отсюда я взял про триггеры и прочее на цифровом логическом уровне, устройство памяти и шины)

Контроллер памяти DDR2 SDRAM и его система синхронизации в составе системы на кристалле «Эльбрус-S2», А. С. Кожин (по факту источник-пустышка, отсюда впервые услышал про метки, но взял только картинку с кп)

Метастабильность триггера и межтактовая синхронизация, «nerudo» (статья с хабра. Взял отсюда картинку, где Ts и Th интервалы)

Как работает FIFO , «dsmv2014» (Тоже хабр. Взял картинку с указателями, чтоб было понятнее и про назначение флагов узнал.)

Одно- и двухпортовая память. FIFO-буфер. Проблемы метастабильности, юутб-канал «Электроника и наноэлектроника» (типо лекция, мне показалась она достаточно сомнительной, но разобраться действительно помогла)

Что такое кэш процессора, и как он работает, Сергей Пахомов (здесь было про промежуточную память)

Флэш-память на любой вкус, Сергей Пахомов (про регенерацию памяти на уровне конденсаторов)

Mem controller freqs что это

Uncore frequency — это частота неосновных частей процессора или оперативной памяти, т.е. кэша, контроллера памяти и т.д. Она также известна как частота кольцевой шины.

Производители модулей ОЗУ из маркетинговых соображений указывают в характеристиках не реальную, а так называемую «эффективную частоту» памяти, которая для памяти DDR (2,3,4) ровно в 2 раза выше реальной (потому что по шине памяти передается удвоенное количество данных за такт).
Например, память DDR4-1600 реально работает на частоте 800 МГц.

Мнения относительно того, насколько сильно она влияет на общую производительность (если вообще влияет), несколько разделились. Однозначно то, что совершенно бессмысленно устанавливать частоту ядра выше частоты ядра.

Посмотрите на частоту DRAM Frequency — фактическую скорость памяти в поле Timings. Она будет вдвое меньше значения, которое вы видите в диспетчере задач Windows. Это связано с тем, что DDR4 — это память с двойной скоростью передачи данных.

При стандартных настройках BIOS для памяти, частота DRAM составляет 1066,4 МГц. Если вы удвоите это значение, то получите 2133 МГц. Это не то, что мы хотим видеть с памятью DDR4-3600.

Вторая вкладка, полезная в данном контексте, — это вкладка SPD. SPD означает Serial Presence Detect, и она используется для того, чтобы компьютер знал об установленной памяти. Это позволяет компьютеру узнать, какая память присутствует и какие тайминги использовать для доступа к памяти.

Опция DRAM Frequency в BIOS

BIOS представляет собой комплекс микропрограмм, что направлены на полноценное обеспечение взаимодействия аппаратных компонентов ПК. Визуализированный интерфейс BIOS подлежит тонкой настройке, осуществить которую может, как специалист, так и рядовой пользователь ПК, занявшийся самообучением по данному направлению.

Одна из опциональных настроек носит название DRAM Frequency и размещается в меню Advanced. В зависимости от версии BIOS он так же может именоваться, как Memory Frequency, DRAM Clock By, MEM Clock Setting и т.д. Рассмотрим данную опцию для понимая: DRAM Frequency что это и как её использовать.

Суть опции DRAM Frequency

Этот элемент конфигурации BIOS используется достаточно часто, поскольку отвечает за важнейший параметр – частоту динамического ОЗУ или говоря проще – оперативной памяти. Осуществляя настройку посредством опции DRAM Frequency можно изменить частоту работы микросхем ОЗУ.

Принцип действия

На программном уровне ОЗУ – это специальная память ПК, в которой хранятся данные о работе ПО в текущей сессии. Аппаратное представление оперативной памяти – это небольшие планки с паянными микросхемами, среди которых и расположились упомянутые ячейки памяти. Подключаются такие планки в специальные разъемы материнской платы ПК.

Вот так выглядит модуль оперативной памяти

Память имеет динамический формат – при своём низком уровне быстродействия она требует постоянного обновления хранимых данных. Современный стандарт ОЗУ именуется DDR (Double Data Rate). Производители увеличили их пропускную способность и обеспечили синхронность взаимодействия с остальными элементами ПК.

Частота работы ОЗУ предопределяется производительность данного элемента. Стоит говорить о реальной и эффективной частотах работы шины памяти на материнской плате:

• реальная – число импульсов, создаваемых токовым генератором;
• эффективная – частота работы, что соответствует скорости выполнения операций модулями памяти (она значительно выше реальной).

Значения этого параметра увеличиваются с каждым новым поколением устройств, выпускаемых в рамках формата DDR. Так, если стандарт DDR отличался диапазоном частот от 200 до 400 МГц, то в новейшем DDR 4 эти значения варьируются от 1600 до 2400 МГц с возможностью разгона до 3200 МГц.

Ручная настройка

Итак, остаётся понять, какое же значение DRAM Frequency должно быть выбрано при настройке BIOS. Оптимальный вариант – установка значения «AUTO», что позволит BIOS самостоятельно определить подходящую для эффективной работы частоту ОЗУ.

Оптимальное значение для параметра DRAM Frequency – AUTO

В отдельных случаях это может привести к установлению значения меньшего, чем номинальное для используемых планок памяти. Тогда стоит изменить автоматическое определение на значение «by SPD» или вручную выставить подходящую частоту

Внимание! Слишком низкое или высокое значение частоты ОЗУ может привести к критическим ошибкам в работе этого компонента. Потому любые изменения параметра DRAM Frequency должны тестироваться. Возникновение неполадок является поводом для скорейшего восстановления начальных/стандартных значений.

Mem controller freqs что это

For memory classes, the address issued by the CPU can also be directly transmitted to these devices.

The CPU only applies a register to write some values ​​to some registers, and how the specific controller issues a specific waveform, how does the CPU choose different registers?
-> CPU selection different registers according to the address, then send data to the register

Specific steps: The CPU controls the memory controller through the address, and the memory controller selects different modules by issuing ADDR, thereby operating the register

Below Memory device Conduct analysis:
The NOR circuit diagram is as follows:

The SDRAM circuit diagram is as follows:

NIC DM9000 circuit diagram is as follows:

Notice: Three devices share the data lines and address lines, then how do the three do not interfere with each other?
A: The memory controller will be issued according to Addr Chip select signal (CS) The chip select signal outputs a low level, and the selected chip is working. The chip that is not selected will be the same, and it is not affected.

Among them, SDRAM uses NWE, which means reading, DM9000 and NOR FLASH have two, respectively, read and write respectively.

It can be seen from the above three circuit diagrams that the SDRAM selection pin is nGCS6 The slice of DM9000 is selected. nGCS4 , NOR’s chip select pin is nGCS0

You can see the above figure, so NOR’s address range is 0—0X08000000 The address range of DM9000 is 0X20000000—0X28000000 SDRAM’s address range is 0X30000000—0X38000000

It can be seen that the spacing is 0x08000000, which is 128m = 2 ^ 27, that is, the A0

A26 is a total of 27 address lines.
For example: When using the following instructions

The purpose is to let the CPU send 32-bit ADDR to the memory controller, but the memory controller will only use 27 of them, and then the memory controller will first select the selection signal, then issue A0

A26 a total of 27 address lines to the external setting

GPIO, UART, IIC, SDRAM, DM9000, NOR, etc. belong to the unified address of the CPU, that is, unified editing

For NAND, do not participate in the unified address of the CPU, you can find that the address line does not receive NAND Flash
0 address of the CPU corresponding to NAND in-slide memory

2. Connection of different bit wide equipment

Referring to a 2440 chip manual, you can see that the memory interface is connected to the 8-Bit ROM connection, 2440 A0 is connected to the A0 of the external chip.

When a 16-Bit ROM connection is attached to two 8-bit ROM, 2440 A1 is connected to the A0 of the external chip.
When a 32-bit ROM connection is attached to four 8-bit ROM, 2440 A2 is connected to the A0 of the external chip.

It can be used as shown below

When the CPU is assumed to perform the following instructions

8 Bit make up one byte, byte is the smallest storage unit of the computer, so we read the data is definitely a multiple of 8bit. Then, depending on the address signal, select which 8bit data taken out.

• For 8bitrom, 8bit is a minimum unit of reading and writing, that is, 0 address is the first 8bit, 1 address is the second 8bit; the command issued by the CPU is data on the read address, that is, both A0 and A1 are 1 The 8BitROM’s A0 and A1 have received 1, so I found 8bit data on the ROM address 3, which contains the data we need.
• For 16bitrom, 16bit is a minimum unit of reading, 0 address is the first 16bit, there are two 8bit data inside; the command issued by the CPU is 3 data on 3, that is, the A0 and A1 are 1, The 16bitROM’s A0 and A1 received 1 and 0, which found 16bit data on the ROM address 1, contains the data we need, and finally the memory controller helps us pick 8bit data required.
• For 32bitrom, 32bit is a minimum unit of reading and writing, that is, the 0 address is the first 32bit, there are four 8bit data inside; the command issued by the CPU is data on 3, that is, the A0 and A1 are 0, 32bitRM’s A0 and A1 received 0, so I found 32bit data on the ROM address 0, which contains the data we need, and final memory controller helps us pick the 8bit data required.

Connected to the pin on the chip to determine which of the data on which one unit on the chip is read, the data of this unit is returned to the memory controller, and the memory controller will determine which unit is returned according to the pin without the connection chip. Data to the CPU.

Take another example:
If you pass a 32-bit data

The execution process is as follows:

• 8bitRom: When the CPU issues an address (000100), the memory controller forwards the addresses at 000100,000 ,0001 ,0001000 ,000111 to the ROM, and the ROM will return the obtained address 000100,000 ,0001 ,00010 ,000111, data on the data, on memory control. The memory controller will assemble the obtained 4 8 bit of data into a 32-bit data to return to the CPU.
• 16bitRom: When the CPU issues an address (000100), the memory controller forwards the address at 00010 ,00011 to the ROM. The ROM will return the obtained address 00010,000, the data on the data, the memory controller will get The 2 16bit data is assembled into a 32-bit data to return to the CPU.
• 32bitRom: When the CPU issues an address (000100), the memory controller sends the address at 0001 to the ROM, and the ROM returns the data on the obtained address 0001 to the memory controller, and the memory controller will take the resulting 32bit data. Returns to the CPU.

Next question:
How to determine the access address of the chip:

1. Determine the base address according to the chip selection signal,
2. Determine according to the address line of the chip

NOR FLASH is used by chip selection 0 (NGCS0), the base address is 0, used in A20, A19 . A1, A0 total 21 address line (LADDR0 is used to the memory controller, used to select low in 16-bit data) 8 bits are still 8 digits), so the address range is 0x00000000

How do you access for SDRAM more special, how do you access it after a bit is saved?
The CPU issues a chip selection signal, select the entire chip, then choose which BANK (0

3 a total of 4), which block, which table, then send the address, then send a column address to access.

3. Timing diagram analysis

One question: How do these lines work together?
There are address lines, data cables between 2440 and NOR FLASH, and various data cable connections.

NCS: chip select signal
NOE: read signal
Nwe: write signal
NRESET: Reset pin

Take NOR FLASH as an example, how to set its timing under the analysis.

As shown in the figure, the read chart of the NOR FLASH controller of S3C2440, there are many parameters inside. Set according to the performance of the external chip Some chips have good performance, fast response time, you can set the parameter time to set a little bit, release better performance.

As shown below is the programmable access cycle, from left to right, first send an address signal, then issue a chip select signal, then send a read signal, then the data is valid, you can read the data, then release the read signal, then release the sheet selection The signal can be started to start a new address cycle.

The following figure is a read sequence of the NOR FLASH chip.

What we need to do is to set the NOR FLASH controller timing of the S3C2440 to meet the timing of the NOR FLASH chip. The reference range of each parameter can be obtained by Ac Characteristics.

Taa : How long after address is effective after ags
Tce : Receive a chip select signal, guaranteed that data can be provided after 70ns
Toe : How long is it effective?
Tdf : Data output floats. Distinguishment is not possible to run other chips, because the signal is still not stable (TDF is generally no tube)
Toh： Data hold time, 0, indicating that it is not necessary to keep those data on the data line
Trc : Read cycle time, that is, every time you need to spend a time

In combination with two pictures of the NOR FLASH chip, you can get the following information:

• After sending address data (addresses), wait for TAA (requirement greater than or equal to 70NS), address data is valid;
• After the chip select signal (CE #), wait for TCE (as required to be equal to or less than 70ns), and the chip select signal is valid;
• After sending a read signal (OE #), you have to wait for TOE (requirement greater than or equal to 30ns), and read the signal is valid;

For your simple we put address data, chip selection signal (CE #), read signal (OE #), and then let them wait 70ns (wait for signal valid). The readown chart of the NOR FLASH controller corresponding to S3C 2440 needs to make address signals A [24: 0], chip select signal NGCs, and read signal NGCs, holding TACC greater than or equal to 70 ns.

The reference manual of the S3C2240 is reviewed. NOR FLASH is connected to BankCon0, so it only needs to set BankCon0.


It can be seen that the TACC power-on initial value is 111, corresponding to 14 clocks. The system is powered on 12MHz crystal, HCLK = 12MHz, TACC = (1000/12 * 14) ≈1166ns, this value is very large, and it can meet all NOR FLASH requirements.

After start, the HCLK is set to 100MHz, t = 1000/100 = 10 ns, the TACC needs to be greater than or equal to 70 ns, so set the TACC or equal to 101, 8 clocks.

On the source code of the previous UART experiment, new INIT.C and INIT.H files are created.
init.c

Finally, in the main function, get the input value by serial port, incorporate the Bank0_TACC_SET () function, set the TACC, and then read the flash program on the NOR FLASH.
main.c

4, TACC is less than 70ns, and the NOR FLASH data cannot be read, and the LED cannot flash.

7, TACC is greater than 70ns, you can read data on NOR FLASH, LEDs continue to flash, and the smaller the value, the faster, which is not obvious).

4.SDRAM settings

Perform the following instructions:

The CPU executes this instruction will send to the memory controller, the operation of the memory controller is
(1) Send NGCS6 (which range of judgment addresses belongs to)
(2) Spliting addresses based on type (SDRAM)
SDRAM has a bank address, divided into line address, column address
(3) Read data

So how do you split?
A few lines of the address, a few lines of column address, need to set the memory controller related register

From top to bottom, watch the chip manual Chapter 5

1.BWSCON register

Since only Bank6 will only be involved, two SDRAMs have formed a 64M memory.
ST6: Set to 0, indicating whether it is only used to write a word, if it is really written in
WS6: Set to 0 (Wait Disable): The memory chip is sent to the memory controller, requesting a delay time
DW6: ARM is 32-bit, set to 01

Bank6 and Bank7 are usually set to be the same

In summary Set BWSCON to 0x22000000;

2. BankCon6 and BankCon7 registers

You can see that you need to set the mode to SDRAM, ie MT [16:15] = 0b11;

When the mode is set to SDRAM, you need to set the TRCD (row address) and scan (column address)
First of all Column address
You can see that the number of column address bits is a total of 9 digits, so set to 01 = 9bit.

Look again Row address
First of all, we must know that the address is released first. When the address is issued, it cannot just send the executive address, and then send the column address immediately, so there is a time (delay), and the time can be found 20ns by watching the chip.

The 2440 uses HCLK = 100MHz, so t = 1000/100 = 10ns, set the TRCD to 00 = 2Clocks

In summary, it should be BankCon6 and BankCon7 are set to 0x18001

3.Refresh refresh register
Since SDRAM cannot be reliable as static memory SRAM, it is necessary to refresh during use, otherwise the data will be lost.

TRCP: How long does it take to get a line latch signal to be released, ie> = 20ns

TSRC: Trc = TSRC + TRCP, due to TRC = 70ns, TRCP = 20ns, it can be set to 01 = 5Clocks by TSRC = 50ns.

The last Refresh Counter can watch the chip manual, calculated that the refresh cycle is 7.8ms, 1269 in the figure, and the hexadecimal is 0x4F5

In summary, it should be Refresh set to 0x8404F5

4.BankSize register

BURST_EN: Set to 1 = Enable Burst Operation. How many bytes of one-time continuous access
ScKE_EN: Set to 1 = SDRAM POWER DOWN MODE ENABLE. Use the clock to sleep
SCLK_EN: Settings Recommended Values
BK76MAP: Set to 001 = 64MB / 64MB, access 64M memory space

In summary, it should be Banksize is set to 0xB1

5.MRSRB6 and MRSRB7

CL: Memory Controller Read SDRAM

The mode register can be set to 2 or 3, meaning after the SDRAM receives the address, then two clocks or three clocks will return data like 2440.

After the CL setting in the memory controller, the SDRAM can be set to MR so that the CL = 2/3 in the MR.

Настройка оперативной памяти в BIOS

По умолчанию все характеристики оперативной памяти компьютера определяются БИОС и Windows полностью автоматически в зависимости от конфигурации оборудования. Но при желании, например, попытке разогнать RAM, есть возможность произвести регулировку параметров самостоятельно в настройках BIOS. К сожалению, сделать это можно не на всех материнских платах, на некоторых старых и простых моделях такой процесс невозможен.

Видео инструкция

Настраиваем RAM в BIOS

Изменять можно основные характеристики оперативной памяти, то есть тактовую частоту, тайминги и напряжение. Все эти показатели взаимосвязаны. И поэтому к настройке оперативной памяти в БИОС нужно подходить теоретически подготовленным.

Способ 1: Award BIOS

Если на вашей системной плате установлена прошивка от Phoenix/Award, то алгоритм действий будет выглядеть примерно так, как указано ниже. Помните, что названия параметров могут незначительно отличаться.

1. Делаем перезагрузку ПК. Входим в БИОС с помощью сервисной клавиши или сочетания клавиш. Они бывают различные в зависимости от модели и версии «железа»: Del, Esc, F2 и так далее.
2. Нажимаем комбинацию Ctrl + F1 для входа в расширенные настройки. На открывшейся странице стрелками переходим в пункт «MB Intelligent Tweaker (M.I.T.)» и нажимаем Enter.

Способ 2: AMI BIOS

Если БИОС на вашем компьютере от American Megatrends, то кардинально значительных отличий от Award не будет. Но на всякий случай вкратце рассмотрим этот случай.

1. Входим в BIOS, в главном меню нам нужен пункт «Advanced BIOS Features».
2. Далее переходим в «Advance DRAM Configuration» и производим необходимые изменения тактовой частоты, напряжения и таймингов оперативной памяти по аналогии со Способом 1.
3. Покидаем BIOS и запускаем бенчмарк для проверки правильности наших действий. Делаем цикл несколько раз до достижения наилучшего результата.

Способ 3: UEFI BIOS

На большинстве современных материнских плат стоит UEFI BIOS с красивым и удобным интерфейсом, поддержкой русского языка и компьютерной мыши. Возможности по настройке RAM в такой прошивке очень широкие. Рассмотрим их подробно.

1. Заходим в БИОС, нажав Del или F2. Реже встречаются другие сервисные клавиши, узнать их можно в документации или из подсказки внизу экрана. Далее переходим в «Advanced Mode», нажав F7.
2. На странице расширенных настроек переходим на вкладку «Ai Tweaker», находим параметр «Memory Frequency» и в выпадающем окне выбираем желаемую тактовую частоту оперативной памяти.
3. Продвигаясь ниже по меню, видим строку «DRAM Timing Control» и нажав на нее, попадаем в раздел регулировки различных таймингов RAM. ПО умолчанию во всех полях стоит «Auto», но при желании можно попробовать поставить свои значения времени отклика.
4. Возвращаемся в меню «Ai Tweaker» и заходим в «DRAM Driving Control». Здесь можно попытаться чуть увеличить множители частоты RAM и ускорить её работу. Но делать это надо осознанно и осторожно.
5. Опять возвращаемся на прошлую вкладку и далее наблюдаем параметр «DRAM Voltage», где можно изменять подаваемое на модули оперативной памяти напряжение электрического тока. Повышать вольтаж можно на минимальные значения и поэтапно.
6. Затем выходим в окно расширенных настроек и передвигаемся во вкладку «Advanced». Там посещаем «North Bridge», страницу северного моста материнской платы.
7. Здесь нас интересует строка «Memory Configuration», на которую и нажимаем.
8. В следующем окне можно изменить параметры конфигурации модулей оперативной памяти, установленных в ПК. Например, включить или выключить контроль и коррекцию ошибок (ECC) RAM, определить режим чередования банков оперативной памяти и так далее.
9. Закончив настройки, сохраняем внесенные изменения, покидаем BIOS и загрузив систему, проверяем работу RAM в любом специализированном тесте. Делаем выводы, исправляем ошибки повторной регулировкой параметров.

Как вы увидели, настройка оперативной памяти в БИОС вполне возможна для опытного пользователя. В принципе, в случае ваших некорректных действий на этом направлении компьютер просто не включится или прошивка сама сбросит ошибочные значения. Но осторожность и чувство меры не помешает. И помните, что износ модулей RAM при увеличенных показателях соответственно ускоряется.

Проблемы отображения параметров оперативной памяти в CPU-Z и способы их решения

CPU-Z для Windows показывает сведения об оперативной памяти (ОЗУ, RAM), центральном процессоре, графическом ускорителе, материнской плате. Умеет тестировать процессор, оценивать его стабильность под продолжительной нагрузкой. Программа CPU-Z отобразит частоты планок оперативной памяти, их тайминги, дату выпуска и прочие сведения. Рассмотрим, что ещё приложение расскажет об ОЗУ, покажем около десятка способов изучения энергозависимой памяти.

Что такое частота оперативной памяти

Тактовая частота ОЗУ показывает количество выполняемых за секунду операций. Выражается в МГц или ГГц. Один герц – один цикл считывания или записи информации. Выше значение – больше информации передаётся из/в оперативную памяти за такт. Реальное быстродействие ниже из-за задержек между циклами чтения-записи (тайминги).

Заметной разницы в синтетических и игровых тестах между RAM с характеристикой 2133 и 3200 МГц не выявлено. Разница в 1-2 fps иногда появляется в ресурсоёмких играх. Бенчмарки и игрушки больше полагаются на связку видеокарта-процессор.

Диапазон частот оперативки в зависимости от типа памяти

Как посмотреть частоту оперативной памяти в CPU-Z

В CPU-Z частота памяти отображается во вкладке «Memory» – параметр «DRAM Frequency». Кроме неё здесь увидите:

• Type – тип;
• Channel – режим работы: одно- или двухканальный;
• Size – общий объём.

В блоке «Timings» – информация о задержках, соотношении характеристик системной шины и RAM.

Показатель находится в разделе с задержками.

В соседней вкладке «SPD» обнаружите выпадающий список «Memory Slot Selection» с числом опций, соответствующим количеству слотов для RAM на материнской плате. Переключаясь между ними, получите информацию об установленном в физический слот модуле ОЗУ:

• Стандарт памяти (DDR3, DDR4);
• Module Size – объем;
• Max Bandwidth – пиковая частота;
• SPВ Ext. – номер расширения;
• Module Manuf. – изготовитель;
• Week. Year – дата производства (неделя, год);
• Part Number – номер партии и прочее.

В разделе «Timings Table» – увидите поддерживаемые частоты и тайминги при переключении в разные режимы, напряжение ОЗУ.

Что делать, если CPU-Z не показывает оперативную память

CPU-Z не отображает данные о RAM во вкладке «SPD» по двум причинам:

1. в выбранном слоте нет модуля ОЗУ;
2. в конфигурационном файле запрещено получать информацию о памяти.

В первом случае выберите иной «Slot #x».

Кликайте по всем вариантам порядку.

Во втором случае:

1. Завершите работу CPU-Z.
2. Откройте конфигурационный файл папке с утилитой через блокнот.
3. Измените значение опции «SPD» на единицу.
4. Сохраните настройки комбинацией клавиш Ctrl + S.

Какие еще показатели оперативной памяти показывает CPU-Z

Утилита получает информацию о задержках памяти:

• CAS Latency – задержка между отправкой команды на чтение и самим считыванием;
• RAS to CAS – период времени, необходимый на активацию строки банка;
• RAS Precharge – время предварительной зарядки банка;
• tRAS – минимальный временной интервал активности строки;
• еКС – наименьший промежуток между задействованием строк банка;
• Command Rate – продолжительность декодирования команд и адресов контроллером.

Почему CPU-Z показывает низкую частоту памяти

Начинающие пользователи пугаются, что CPU-Z показывает более низкую частоту памяти, чем реальная, имея ввиду «Uncore Frequency». Этот параметр показывает половину частоты DDR, удвоенную или непонятно откуда взятую величину, не всегда кратную базовой. Иногда поле остаётся пустым. Это не страшно. При условии, что ОЗУ на компьютере или ноутбуке работает не на максимальной частоте допустимого диапазона (для DDR3 – 800-2400 МГц), её можно повысить в БИОС.

Другие способы узнать частоту оперативной памяти

Частотные характеристики ОЗУ покажут следующие инструменты:

Выполните «wmic memorychip get speed».

• Команда «Get-WmiObject Win32_PhysicalMemory | Format-List».

Команда «Get-WmiObject Win32_PhysicalMemory | Format-List».

• BIOS или UEFI материнской платы.

В настройках не только отображается, но и изменяется.

• Системная плата и AIDA64.

Ищите в разделе «Системная плата».

• Memory в HWiNFO64.

В разделе «Memory» сведения о каждом слоте.

• Раздел «RAM» в Speccy.

Раздел «RAM».

• Диспетчер устройств.
• Вкладка «Производительность».

Частота наносится на сами модули, содержится в спецификации устройства на официальном сайте.

Цифры на наклейке.

Вопросы и ответы

Возможно ли разогнать частоту оперативной памяти?

В компьютер можно ставить ОЗУ с разной частотой?

cpu z частота оперативной памяти
частота контроллера памяти cpu z
почему cpu z показывает меньшую частоту памяти